Основы цифровой техники

6.2. четность 4-х разрядного двоичного слова (четность числа единиц в

двоичном слове);

6.3. нечетность 4-х разрядного двоичного слова;

6.4. [pic]

7. Каково назначение стробирующего входа (входа «Разрешение») в ИС

дешифраторов?

8. Используя ИС К530 ИД 14 спроектируйте дешифратор с 16-ю инверсными

выходами.

9. Спроектируйте дешифратор «3 в 8» в базисе ЛЭ «ИЛИ-НЕ».

Лабораторная работа 4

Двоичные сумматоры

Цель работы: изучение правил выполнения арифметических действий над

двоичными числами и исследование принципов построения двоичных сумматоров и

вычитателей.

1. Теоретические основы лабораторной работы

1.1 Правила выполнения арифметических операций

Арифметические действия (операции) относятся к числу наиболее

распространенных операций, выполняемых цифровыми устройствами (ЦУ).

Правила выполнения арифметических операций над двоичными числами

аналогичны соответствующим правилам десятичной арифметики и сведены в

табл.1.

Таблица 1

Правила и примеры выполнения арифметических операций

над двоичными числами.

Двоичное сложение

|Слагаемые|Сумма |Перенос | |Пример |

| |к-го |в к+1-й | | |

|к-го |разряда |разряд | | |

|разряда | | | | |

| 0 + 0 |0 | | 1100 – |

|= 0 | | |перенос |

| 0 + 1 |0 |+|1101 – 1-е |

|= 1 | | |слагаемое |

| 1 + 0 |0 | |1100 – 2-е |

|= 1 | | |слагаемое |

| 1 + 1 |1 | | 11001 – сумма|

|= 0 | | | |

Двоичное вычитание

|Уменьш|Вычита|Разност|Заем из| |Пример |

|аемое |емое |ь | | | |

|к-го |к-го |к-го |в к+1-й| | |

|разряд|разряд|разряда|разряда| | |

|а |а | | | | |

| 0 - |0 | |010 – заем |

|0 = 0 | | | |

| 0 - |1 |–|1101 – |

|1 = 1 | | |уменьшаемое |

| 1 - |0 | |1010 – |

|0 = 1 | | |вычитаемое |

| 1 - |0 | |0011 – |

|1 = 0 | | |разность |

Двоичное умножение

|Множимое |Множитель|Произвед| |Пример |

|к-го | |ение | | |

|разряда |к-го |к-го | | |

| |разряда |разряда | | |

| 0 х |х | 1010 – |

|0 = 0 | |множимое |

| | |101 – множитель |

| 0 х |+ | 1010 |

|1 = 0 |+ |0000 |

|1 х 0 | |1010 |

|= 0 | | |

|1 х 1 | | |

|= 1 | | |

| | | |110010 – |

| | | |произведение |

Двоичное деление

Делимое Делитель Частное Пример

к-го разряда к-го разряда к-го разряда

0 : 0 = ?

0 : 1 = 0

1 : 0 = ?

1 : 1 = 1

Для выполнения арифметических операций над двоичными числами со знаком

вводят дополнительный (знаковый) разряд, который указывает, является ли

число положительным или отрицательным. Если число положительное, в знаковый

разряд проставляется символ 0, если же число – отрицательное, то в знаковый

разряд проставляется символ 1. Например, число (+ 5) с учетом знакового

разряда (отделяется точкой) запишется как 0.101, а число (-3) – как 1.011.

При сложении чисел с одинаковыми знаками числа складываются и сумме

присваивается код знака слагаемых, например

[pic] [pic]

Несколько усложняется операция сложения чисел с разными знаками

(алгебраическое сложение), что равносильно вычитанию чисел. В этом случае

необходимо определить большее по модулю число, произвести вычитание и

присвоить разности знак большего (по модулю) числа.

Для упрощения выполнения этой операции слагаемые представляются в

обратном или дополнительном кодах поскольку известно, что операция

вычитания (алгебраического сложения) сводится к операции простого

арифметического сложения двоичных чисел, представленных в обратном или

дополнительном кодах. Положительные числа в прямом, обратном и

дополнительном кодах имеют один и тот же вид, а отрицательные – различный.

Чтобы представить отрицательное двоичное число в обратном коде, надо

поставить в знаковый разряд 1, а во всех остальных разрядах прямого кода

заменить единицы нулями, а нули – единицами, т.е. проинвертировать число.

При записи отрицательного двоичного числа в дополнительном коде, надо

поставить 1 в знаковый разряд, а остальные разряды получить из обратного

кода числа, прибавлением 1 к младшему разряду.

Приведем примеры записи двоичных чисел со знаками в прямом, обратном и

дополнительном кодах.

Число Прямой код Обратный код Дополнительный код

+6 0.110 0.110 0.110

-5 1.101 1.010 1.011

-11 1.1011 1.0100 1.0101

Поясним процедуру вычитания чисел 5 и 3, и 3 и 5. Последовательность и

взаимосвязь операций представлена в табл. 2.

Таблица 2

[pic]

Из приведенных примеров следует, что при использовании обратного кода в

устройстве, обеспечивающем суммирование многоразрядных двоичных чисел –

двоичном сумматоре, необходимо предусмотреть цепь циклического переноса. В

случае использования дополнительного кода эта цепь отсутствует.

Из приведенного выше можно сделать следующее заключение. В ЦУ (в

компьютере, в частности) нет надобности использовать два специализированных

вычислительных устройства, одно из которых – двоичный сумматор, а другое –

двоичный вычитатель. Оказывается, что применение простого математического

«трюка» (представление двоичных чисел в обратном или дополнительном коде)

позволяет приспособить двоичный сумматор для выполнения, как операций

сложения двоичных чисел, так и операций их вычитания.

Более того, с помощью двоичного сумматора можно обеспечить также

выполнение и операций умножения и деления двоичных чисел (т.е. всех четырех

арифметических действий), поскольку умножение представляет собой

последовательное сложение, а деление – последовательное вычитание. Примеры

выполнения этих операций приведены в табл. 3.

Таблица 3

[pic]

1.2 Двоичные сумматоры

Суммирование многоразрядных двоичных чисел А=anan-1…a0 и B=bnbn-1…b0

производится путем их поразрядного сложения с переносом между разрядами.

Поэтому основным узлом многоразрядных сумматоров является комбинационный

одноразрядный сумматор, который выполняет арифметическое сложение трех

одноразрядных чисел (цифр): цифры данного разряда первого слагаемого (ai),

цифры данного разряда второго слагаемого (bi) и цифры (1 или 0) переноса из

соседнего младшего разряда (pi). В результате сложения для каждого разряда

получаются две цифры – сумма для этого разряда (Si) и перенос в следующий

старший разряд (pi+1).

Условное графическое изображение одноразрядного сумматора и его таблица

истинности (функционирования) приведены на рис. 1.

|ai |bi |pi |Si|рi+|

| | | | |1 |

|0 |0 |0 |0 |0 |

|1 |0 |0 |1 |0 |

|0 |1 |0 |1 |0 |

|1 |1 |0 |0 |1 |

|0 |0 |1 |1 |0 |

|1 |0 |1 |0 |1 |

|0 |1 |1 |0 |1 |

|1 |1 |1 |1 |1 |

Рис. 1. Условное обозначение (а) и таблица

истинности (б) одноразрядного сумматора

Для синтеза схемы одноразрядного сумматора запишем выражения для Si и

pi+1 (выходов сумматора):

[pic] (1)

[pic] (2)

Схема одноразрядного сумматора, построенная в соответствии с

выражениями (1) и (2) приведена на рис. 2.

Многоразрядный параллельный сумматор может быть составлен из одноразрядных

сумматоров, число которых равно числу разрядов слагаемых, путем соединения

выхода, на котором формируется сигнал переноса данного разряда, с входом

для сигнала переноса соседнего старшего разряда. Такой способ организации

переноса называется последовательным. Пример построения 3-разрядного

параллельного сумматора демонстрирует рис. 3. В сумматорах этого типа

перенос распространяется последовательно от разряда к разряду по мере

образования суммы в каждом разряде. При наиболее неблагоприятных условиях

переноса, например, при сложении чисел 11…11 и 00…01 будет иметь место

«пробег» единицы переноса через весь сумматор от самого младшего к самому

старшему разряду. Поэтому в наихудшем случае время распространения переноса

Тзд.р.пер.=n(tзд.р.пер.,

где tзд.р.пер. – время задержки распространения переноса в одном разряде;

n – число разрядов сумматора. Данный тип сумматора наиболее прост с

точки зрения схемы цепей распространения переноса, но имеет сравнительно

низкое быстродействие.

Более высоким быстродействием обладают сумматоры с параллельным

переносом, в которых сигналы переноса формируются во всех разрядах

одновременно. Этой цели служат специальные схемы ускоренного переноса.

1.3 Двоичные вычитатели

В п.1.1 была показана возможность замены операции вычитания двоичных

чисел операцией их сложения. Для этого уменьшаемое и вычитаемое

представляются в обратном или дополнительном кодах.

Рассмотрим примеры применения двоичного сумматора для выполнения

операции вычитания. На рис. 4, а приведена схема 3-разрядного двоичного

вычитателя, в которой вычитаемое представлено в обратном коде. Она

отличается от схемы двоичного параллельного сумматора (рис. 3.) включением

3-х инверторов, обеспечивающих преобразование двоичного числа B=b2b1b0

(вычитаемого) в обратный код и цепью дополнительного (циклического)

переноса с выхода переноса 3-го (старшего) разряда на вход переноса 1-го

(младшего) разряда.

На рис. 4, б изображена схема 3-разрядного вычитателя, в которой

вычитаемое (B) представлено в дополнительном коде. Последнее достигается

подачей (прибавлением) “1” к младшему разряду обратного кода вычитаемого.

Необходимость в цепи циклического переноса при этом отпадает.

1.4 Двоичные сумматоры - вычитатели

Теперь, когда мы знаем, что двоичные сумматоры можно использовать как

для сложения, так и для вычитания, спроектируем схему универсального

устройства – сумматора - вычитателя, положив в ее основу схему вычитателя

(рис. 4, б). Чтобы эта схема работала как 3-разрядный сумматор,

достаточно временно (условно) исключить из нее 3 инвертора и на вход

переноса младшего разряда подать “0”. В преобразованном виде эта схема

(рис. 5) вместо инверторов содержит три логических элемента М2 (сумма по

модулю 2). При подаче 0 на вход V логического элемента М2 информационные

биты каждого разряда двоичного числа b2b1b0 проходят через этот элемент без

инверсии. Таким образом, при установке 0 на управляющем входе схема

складывает двоичные числа a2a1a0 и b2b1b0. Результат появляется на выходных

индикаторах. Кроме того, логический 0 на управляющем входе V поступает на

вход переноса младшего разряда двоичного сумматора.

Чтобы схема работала как 3-разрядный вычитатель, на управляющем входе V

нужно установить уровень логической 1. В этом случае логический элемент М2

действует как инвертор сигналов на входах B одноразрядных сумматоров. Кроме

того, логическая 1 на управляющем входе поступает на вход переноса младшего

разряда двоичного сумматора.

2. Задание на лабораторную работу

2.1. Используя ЛЭ, расположенные на лабораторном стенде, спроектировать

схему и исследовать работу (снять таблицу функционирования) одноразрядного

сумматора.

2.2. Исследовать работу (снять таблицу функционирования) ИС 2-

разрядного сумматора К155ИМ2.

2.3. На базе ИС К155ИМ2 спроектировать схему 4-разрядного двоичного

сумматора – вычитателя и выполнить следующие арифметические операции А+В и

С-D (значения А, В, С, D, соответствующие вашему варианту, приведены в

табл.).

|№ бригады |1 |2 |3 |4 |5 |

|А |2 |3 |3 |4 |5 |

|В |2 |2 |3 |2 |1 |

|С |6 |7 |5 |5 |4 |

|D |5 |4 |1 |3 |4 |

3. Содержание отчета

Для каждого спроектированного и исследованного в соответствии с

заданием устройства должны быть приведены таблицы функционирования и

логические выражения реализуемых ими функций и схема устройства.

4. Контрольные вопросы

1. Представьте операнды (слагаемые – при сложении; уменьшаемое и

вычитаемое – при вычитании) в двоичном обратном коде и выполните

следующие операции:

а) (+7) б) (+8) в) (+3) г) (+13)

(+1) (-5) (+8)

(+10)

2. Представьте операнды в двоичном дополнительном коде и выполните те

же операции, что и в пункте 1.

3. Дайте определение одноразрядного сумматора и спроектируйте его схему

в ОФПН логических элементов. Сравните потребные для этого

аппаратурные затраты (количество ИС) с затратами, необходимыми для

схемы, приведенной на рис. 2.

4. Укажите достоинства и недостатки двоичных сумматоров с

последовательным переносом.

5. На базе ИС К155ИМ2 спроектируйте схему 8-разрядного сумматора -

вычитателя.

Лабораторная работа 5

Цифровые компараторы

Цель работы: изучение правил выполнения операции сравнения двоичных

чисел и исследование принципов построения цифровых компараторов.

1. Теоретические основы лабораторной работы

Компаратором (устройством сравнения) называют функциональный узел,

обеспечивающий сравнение двух чисел А и В. Если А и В – n-разрядные

двоичные числа, то компаратор именуют цифровым.

Простейшие компараторы формируют на выходе однобитовый сигнал

равенства, или неравенства сравниваемых чисел А и В. Эти отношения

используются как логические условия в микропрограммах, в устройствах

контроля и диагностики ЭВМ, в устройствах автоматики компараторы

используются для сигнализации о выходе величин за установленные пределы и

т.д.

Компараторы строятся на основе поразрядных операций над одноименными

разрядами обоих слов. Слова равны, если попарно равны все одноименные их

разряды. Признак (условие) равенства i-х разрядов сравниваемых слов А и В:

[pic] (1)

Условие неравенства i-x разрядов:

[pic] (2)

Схемная реализация приведенных условий изображена на рис. 1, а.

Схема n-разрядного компаратора на равенство показана на рис.1, б.

Более сложные компараторы выявляют не только факт равенства двух n-

разрядных чисел, но и сравнивают числа по значению. Такие компараторы имеют

три выхода: “A>B”, “A=B”, “AB позволяют

каскадировать несколько ИС компараторов для увеличения разрядности

сравниваемых чисел. Компаратор имеет три выхода результатов сравнения: A>B,

A=B и AB, A=B и AB, A=B и AB